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Design Methodology for Phase-Locked Loops Using Binary Bang-Bang Phase Detectors
简介:Design Methodology for Phase-Locked Loops Using Binary Bang-Bang Phase Detectors
贡献者:duxiu100
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分享于 2018-06-22
Tutorial T1C_ High-Speed Serial Links_ Architectures and Circuits for Clock and Data Recovery
简介:Tutorial T1C_ High-Speed Serial Links_ Architectures and Circuits for Clock and Data Recovery
贡献者:duxiu100
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An Automatic Loop Gain Control Algorithm for Bang-Bang CDRs
简介:An Automatic Loop Gain Control Algorithm for Bang-Bang CDRs
贡献者:zhaokanbing
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分享于 2018-06-22
带串联变压器调压的移相整流变压器的原理和阻抗计算分析_张洪
简介:带串联变压器调压的移相整流变压器的原理和阻抗计算分析_张洪
贡献者:duxiu100
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分享于 2018-06-22
串联变压器调压的电力变压器设计_吴东阳
简介:串联变压器调压的电力变压器设计_吴东阳
贡献者:duxiu100
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分享于 2018-06-22
采用串变调压的电力变压器设计分析_刘中平
简介:采用串变调压的电力变压器设计分析_刘中平
贡献者:duxiu100
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分享于 2018-06-22
均匀高温绝缘系统油浸式配电变压器结构优化设计_赵莉华
简介:均匀高温绝缘系统油浸式配电变压器结构优化设计_赵莉华
贡献者:cathy168
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分享于 2018-06-21
立体卷铁心有载调容配电变压器的技术特点和设计要点_梁庆宁
简介:立体卷铁心有载调容配电变压器的技术特点和设计要点_梁庆宁
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分享于 2018-06-20
1200kV封闭式气体绝缘试验变压器的设计研究_张杰
简介:1200kV封闭式气体绝缘试验变压器的设计研究_张杰
贡献者:duxiu100
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分享于 2018-06-20
温度和水分对矿用干式变压器Nomex绝缘纸介电特性老化规律的影响_高智崴
简介:温度和水分对矿用干式变压器Nomex绝缘纸介电特性老化规律的影响_高智崴
贡献者:duxiu100
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Phase-domain all-digital phase-locked loop
简介:Phase-domain all-digital phase-locked loop
贡献者:lucky2015
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分享于 2018-06-15
Time-Domain Modeling of an RF All-Digital PLL
简介:Time-Domain Modeling of an RF All-Digital PLL
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分享于 2018-06-15
A Design Procedure for All-Digital Phase-Locked Loops Based on a Charge-Pump Phase-Locked-Loop Analogy
简介:A Design Procedure for All-Digital Phase-Locked Loops Based on a Charge-Pump Phase-Locked-Loop Analogy
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分享于 2018-06-15
10.1017@jfm.2018.330
简介:10.1017@jfm.2018.330
贡献者:yeyue130
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分享于 2018-06-14
A Bang-Bang Clock and Data Recovery Using Mixed Mode Adaptive Loop Gain Strategy
简介:A Bang-Bang Clock and Data Recovery Using Mixed Mode Adaptive Loop Gain Strategy
贡献者:zhaokanbing
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分享于 2018-06-14
Unifying approach for jitter transfer analysis of bang-bang CDR circuits
简介:Unifying approach for jitter transfer analysis of bang-bang CDR circuits
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分享于 2018-06-14
A non-linear model for analysis of limit cycle behavior in CDR with bang-bang phase detector
简介:A non-linear model for analysis of limit cycle behavior in CDR with bang-bang phase detector
贡献者:zhaokanbing
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分享于 2018-06-14
A 3.0 Gbs clock data recovery circuits based on digital DLL for clock-embedded display interface
简介:A 3.0 Gbs clock data recovery circuits based on digital DLL for clock-embedded display interface
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分享于 2018-06-12
Design and modeling of PLL-based clock and data recovery circuits with periodically embedded clock encoding for intra-panel interfaces
简介:Design and modeling of PLL-based clock and data recovery circuits with periodically embedded clock encoding for intra-panel interfaces
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分享于 2018-06-12
180.5Mbps-8Gbps DLL-based clock and data recovery circuit with low jitter performance
简介:180.5Mbps-8Gbps DLL-based clock and data recovery circuit with low jitter performance
贡献者:zhaokanbing
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